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節(jié)奏新28 nm制程數(shù)據(jù)轉(zhuǎn)換器的IP
集成電路設(shè)計(jì)的創(chuàng)新者,抑揚(yáng)頓挫,已經(jīng)引入了一個(gè)新的套件的超快,低功耗模擬知識(shí)產(chǎn)權(quán)、知識(shí)產(chǎn)權(quán)的產(chǎn)品設(shè)計(jì),使下一代高速有線(xiàn)和無(wú)線(xiàn)通信的應(yīng)用程序。
這些新產(chǎn)品獨(dú)特的需要設(shè)計(jì)師處理新興高速協(xié)議如WiGig或IEEE 802.11廣告,它運(yùn)行在一個(gè)60 GHz頻段與潛在的數(shù)據(jù)吞吐量高達(dá)7 gbps,以及LTE和LTE先進(jìn)。
韻律數(shù)據(jù)轉(zhuǎn)換器的家庭很容易集成和高度測(cè)試,包括:
7位3雙ADC和DAC gsp
11位1.5 gsp雙重ADC
12位2 gsp雙重DAC
數(shù)據(jù)轉(zhuǎn)換器IP核可以很容易地結(jié)合起來(lái),形成一個(gè)完整的模擬前端(AFE)IP解決方案。韻律家庭IP地址關(guān)鍵應(yīng)用在有線(xiàn)/無(wú)線(xiàn)通信、基礎(chǔ)設(shè)施、成像和軟件定義無(wú)線(xiàn)電。
“可以輕松集成的節(jié)奏在先進(jìn)工藝數(shù)據(jù)轉(zhuǎn)換器IP節(jié)點(diǎn)不需要去“芯片外”,允許設(shè)計(jì)師充分利用該系統(tǒng)的好處同時(shí)集成數(shù)字和模擬的內(nèi)容到一個(gè)復(fù)雜的SoC,”馬丁隆德,高級(jí)副總裁的韻律IP組。“這意味著更長(zhǎng)的續(xù)航時(shí)間,較小的熱剖面,并降低整體系統(tǒng)成本。”
“韻律模擬高速家族的IP將授權(quán),提高潛在增長(zhǎng)WiGig(802.11廣告)應(yīng)用于移動(dòng)設(shè)備,打開(kāi)門(mén)的演變新興市場(chǎng)和“物聯(lián)網(wǎng)”的生態(tài)系統(tǒng),”理查德·Wawrzyniak,資深市場(chǎng)分析師,Semico研究公司“吞吐量和速度在很大程度上取決于WiGig數(shù)據(jù)采樣率的adc和DACs用于接口。增加這些抽樣率,韻律模擬IP并破碎設(shè)備依賴(lài)非cmos或年長(zhǎng)的流程節(jié)點(diǎn),允許更高的性能。”
ADC IP核發(fā)展與一個(gè)平行的逐次逼近陣列(SAR)架構(gòu),生產(chǎn)速度極快的和可伸縮的采樣率。高有效的比特?cái)?shù)(第三)值是通過(guò)獨(dú)特的實(shí)現(xiàn)和內(nèi)置背景自動(dòng)校準(zhǔn),產(chǎn)生更精確的轉(zhuǎn)換和一致的性能。韻律IP包括功能,如微分?jǐn)?shù)據(jù)輸入、引用和定時(shí)發(fā)生器、內(nèi)部抵消校正,電壓調(diào)節(jié)器為改善供應(yīng)噪聲免疫力。
IP核的DAC使用電流開(kāi)關(guān)結(jié)構(gòu),包括一個(gè)數(shù)字多路復(fù)用器和FIFO以輕松集成到一個(gè)SoC。了DACs包括數(shù)字增益控制和所有需要的參考電路。
所有的知識(shí)產(chǎn)權(quán)包括多級(jí)省電模式為額外的節(jié)省電能,一個(gè)內(nèi)置的模擬測(cè)試總線(xiàn)的可測(cè)試性設(shè)計(jì),單端或差分電流型CMOS邏輯(CML)時(shí)鐘輸入為一個(gè)靈活的時(shí)鐘界面。
韻律IP提供匹配的雙通道通信系統(tǒng),這些都需要,簡(jiǎn)化實(shí)現(xiàn)和減少風(fēng)險(xiǎn),和一個(gè)標(biāo)準(zhǔn)CMOS工藝目標(biāo)容易制造。
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